[서울파이낸스 여용준 기자] KAIST가 삼성전자와 '130㎚ BCDMOS 공정 지원' 협약을 23일 오후 체결한다.
삼성전자가 반도체 설계 전문 인재 양성을 위해 지원하는 BCDMOS(복합고전압소자)는 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합한 공정이다.
KAIST는 이번 협약을 바탕으로 130㎚(나노미터) BCDMOS 8인치 공정을 올해 하반기부터 도입해 국내 반도체 전공 석·박사 과정 학생에게 칩 제작 기회를 제공한다.
이를 위해 KAIST 반도체설계교육센터(IDEC)는 130㎚ BCDMOS 공정을 위한 설계 전자설계자동화툴과 기술 지원 환경을 마련했다.
IDEC은 삼성전자와 협력해 2021년부터 28㎚ 로직 공정 칩 제작 기회를 학생들에게 제공하고 있으며 지난해 28㎚ FD-SOI공정 지원도 추가했다. FD-SOI(Fully Depleted-Silicon on Insulator 완전 공핍형 실리콘 온 인슐레이터)는 IoT 장치와 모바일 기기, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야 설계에 적합한 반도체 공정이다.
올해 제공된 28nm 공정에는 30개 대학 160개 팀, 800여 명의 학생이 설계에 참여해 칩을 제작 중이다. 이번 협약으로 추가된 130㎚ BCDMOS 공정에는 올해 하반기 20개 팀을 시작으로 내년부터 2년간 상하반기 각 20개 팀이 칩 제작에 참여할 수 있게 됐다.
반도체 칩 제작은 대학원생들이 이론으로 설계한 도면을 실제 웨이퍼에 구현해 실물을 만드는 중요한 과정이다. 실물 칩을 제작하면 설계의 정확성과 효율성을 검증할 수 있지만, 비용이 최소 3000만원 이상 소요돼 학생들이 외부 지원 없이 칩 제작을 경험하기는 어려운 실정이다.
박인철 KAIST IDEC 소장은 "이번 삼성전자의 130㎚ BCDMOS 공정 지원은 해당 분야를 연구하는 대학에 실질적인 제작 기회를 제공해 연구 성과를 향상하는 데 크게 기여할 것으로 기대된다"며 "특히 전력 관리와 고속 통신 분야에서 중요한 역할을 하는 공정으로 혁신적인 기술 개발로 이어질 수 있는 환경이 마련돼, 제작에 참여한 학생은 기술 개발의 경쟁력을 갖춘 전문 설계 인력으로 성장하게 될 것"이라고 말했다.
23일 오후 경기도 화성 KAIST IDEC 동탄교육장에서 열리는 협약식에는 박인철 소장과 박상훈 삼성전자 상무 등 양 기관의 주요 인사들이 참석한다. 협약식과 함께 올 하반기 130㎚ BCDMOS 공정에 참여하는 13개 대학의 19팀을 대상으로 설계설명회도 개최된다.
한편 KAIST IDEC은 1995년에 설립돼 시스템반도체 분야의 전문인력을 양성해왔다. 지난 29년간 삼성전자와 협력해 2천 219개 설계팀에 칩 제작 기회를 제공해 총 8천 1백여 명의 반도체 전문인력을 배출해 산업계와 학계의 발전을 도모했다.
